ASJoon

- Leakage power -

- leakage power란 logic의 off mode에서 소비되는 전력입니다.

  → logic이 off mode인데 누설되는 전력이 왜 생기는 것인지 알아보았습니다.

Leakage power가 생기는 이유

- 다이오드 역 바이어스 전류 (Diode reverse bias current)

- 하위 임계 값 누설 전류 (Sub-threshold leakage current)

- Gate 산화물 누출 (Gate oxide leakage)

다이오드 역 바이어스 전류 (Diode reverse bias current)

- 역 바이어스를 걸어줄 경우 barrier가 높아져 전류가 통하지 않아야 하지만 미세하게 통합니다.

  * 역 바이어스 : N형 반도체 쪽에는 양극(+), P형 반도체 쪽에는 음극(-)를 연결해 주는 것

역 바이어스를 걸어줄 때 미세하게 전류가 흐르는 이유

- PN 접합 시 전기장(E-field)가 생성됩니다.

- 이 전기장은 bias 여부와 상관없이 정공과 자유전하가 이동 가능 하기 때문에 전류가 발생하게 됩니다.

* P : 정공 (hole) : (+)

* N : 자유전하 (election) : (-)

* PN 접합 : 정공과 자유전하를 접합 시키면 diffusion이 일어나게 된다.

* diffusion : 고밀도에서 저밀도로 정공과 전하가 이동하는 것을 의미

* E-field (Electric field) : 전하를 가진 물체 사이에 작용하는 힘, 전기력을 발생시키는 공간

- PN 접합에서 역 바이어스를 걸어줄 경우 공핍 정공과 전하가 더 모이게 되어 공핍 영역이 넓어집니다.

하위 임계 값 누설 전류 (Sub-threshold leakage current)

- 임계값 보다 낮은 전류이지만 생기는 leakage power

소자의 on/off 조건

- Gate 전압(Vg)이 문턱 전압(Vth) (threshold voltage)보다 높으면 on, 낮으면 off 

- Vg < Vth인 경우, 즉 off인 경우에는 전류가 흐르지 않아야 합니다.

Vg < Vth 일 때 전류가 미세하게 흐르는 이유

- 작은 전기장 성분(E-field)으로 인해 미세하게 전류가 발생하기 때문입니다.

Gate 산화물 누출 (Gate oxide leakage)

- Gate oxide란 전압을 이용하기 위해 전자의 이동을 막아주는 절연층을 의미합니다.

  (즉 전자의 이동을 차단하는 역할)

- Gate oxide는 실리콘 layer 전체에 높은 전기장을 발생시킵니다.

  → 이 상태에서 gate 단자가 바이어스 되면 정공과 전자들이 실리콘을 통과하면서 전류를 발생시킵니다.

- Low power techniques -

- dynamic power와 leakage power를 줄이기 위한 기법으로

  비용 절감을 위해 동작 시 필요한 전력을 줄이는 기술입니다.

＊ dynamic power (동적 전력) : 입력이 활성화 (회로가 동작 될 때) 될 때 사용되는 전력

     ≒ switching power : capacitor, inductor를 충, 방전 할 때 소모되는 전력

＊ static power (정전 전력) : 입력이 비활성화 (회로가 동작되지 않을 때) 될 때 사용되는 전력

    ≒ leakage power (누설 전력) : off mode에서 소비되는 전력

Low power techniques 기법

- Clock gating

- Power gating

- Multi voltage design (Level shifter)

- Isolation cell

- Voltage/Frequency scaling

- Retention register

Clock gating

- 사용하지 않는 logic의 clock 공급을 멈추는 방법입니다.

  → Logic의 clock과 clock enable 신호를 AND gate로 연결하면 

      clock enable 신호에 따라 logic의 clock 공급을 control 할 수 있습니다.

Clock gating이 low power tech인 이유

- 사용하지 않는 logic에 clock을 끊으면 회로의 일부가 비활성화되어 Flip-Flop이 상태를 전환할 필요가 없고

  이로 인해 switching power의 소비가 0이 되어 Dynamic power가 감소하기 때문입니다.

Power gating

- 사용하지 않는 logic의 power 공급을 중단하는 방법입니다.

  → Power switch를 사용하여 사용하지 않는 logic을 off 시켜 줍니다.

Power gating이 low power tech인 이유

- Logic이 사용되지 않을 때도 power가 공급되고 있다면 leakage power가 존재합니다.

  → 하지만 power switch를 사용하여 leakage power를 감소시킬 수 있습니다.

Multi voltage design

- Chip 내부에도 domain의 성능에 따라 필요한 voltage가 다릅니다.

  → 가장 높은 voltage를 필요로 하는 domain의 voltage로 맞추는 것이 아닌

      각 domain마다 필요한 voltage를 공급받을 수 있게 설계하는 방법입니다.

- Level shift를 사용하여 voltage가 다른 두 domain의 input과 output을 연결시킬 수 있습니다.

＊ domain : 동일한 전력을 필요로 하는 logic들을 묶어준 것 (VDD, VSS 공유)

Level shift cell

- 서로 다른 voltage를 가진 domain들 사이에 level shift cell을 넣으면 전압을 맞춰줄 수 있습니다.

- 아래 사진과 같이 domain1에서 나온 1.0v의 출력이

  level shift를 거치게 되면 0.75v로 바뀌어 domain2로 들어가게 됩니다.

Block(domain)마다 voltage가 다른 이유

- Clock의 입력 속도가 다르기 때문입니다.

Level shift cell이 low power tech인 이유

- 만약 전압을 통일시키면 필요 이상의 전압이 들어가는 domain이 생길 수 있는데,

  Level shift cell을 사용하면 각 domain에 맞는 전압을 줄 수 있기 때문입니다.

Isolation cell

- On logic과 (동작 중인 회로) off logic (동작하지 않는 회로)이 있을 때

  두 개의 domain 간의 신호를 control 하는 방법입니다.

- Off logic의 출력의 값이 없거나 unknown signal이 나오게 되면 on logic에 영향을 줄 수 있기 떄문에 사용됩니다.

- 두 domain 사이에 isolation cell을 넣어 on logic에 들어가는 신호를 일정하게 유지할 수 있습니다.

Isolation cell의 종류에 따른 출력 값

- AND gate : 0

- OR gate : 1

Isolation cell을 사용하는 이유

- Power switch 사용 시 off logic이 의도하지 않은 신호를 전달하는 것을 방지하기 위해 사용됩니다.

Voltage/Frequency scaling

- Design의 성능에 따라 clock의 주파수를 낮추어 공급 전압을 줄이는 방법입니다.

Retention register

- Block이 on 또는 off 될 때 이전 상태를 유지할 수 있도록 해주는 방법입니다.

  → Power가 off 되기 전에 shadow register에 data를 저장하여 off 상태일 동안 data를 저장해줍니다.

  → Power가 on 될 때 main register로 data가 restore됩니다.

 - 삼성의 긱벤치 퇴출 이유 -

 핸드폰 성능 평가 사이트인 ‘긱벤치’에서 삼성전자 스마트폰 일부 기종이 벤치마크 순위에서 퇴출 당했습니다.

이유와 원인은 무엇이고 현재 상황은 어떻게 흘러가고 있는지에 대해 정리해 보았습니다.

긱벤치

- 먼저 긱벤치란 휴대폰 성능을 점검할 수 있는 사이트로 현재 자신의 폰에 대한 전반적인 성능을 점검할 수 있습니다.

- 여기서 높은 성능을 가진 기기들의 순위를 메겨 놓은 것이 벤치마크 순위입니다.  

GOS

- 이번에 갤럭시 일부 기종이 순위에서 제외된 이유는 GOS (Game Optimizing Service) 때문이라고 합니다.

- GOS란 휴대폰으로 게임을 할 때 그래픽 처리 장치인 GPU를 제어하여 화면 해상도를 낮추는 기능입니다.

무엇이 문제인가?

- 게임을 할 때 전력 소모가 커지고 처리해야 하는 데이터의 양이 많아져 발열이 심해지게 됩니다.

- 삼성이 이를 해결하기 위해 GOS를 무조건적으로 작동시켰다는 것입니다.

- “게임할 때 해상도를 낮춰 전력 소모를 줄이면 기기에도 좋고 배터리에도 좋은 것이 아닌가?”라고 생각할 수 있습니다.

- 하지만 반대로 말하면 높은 성능을 위해 기기를 구매하였지만

  정작 게임을 할 때는 GOS가 작동하여 기대한 성능이 나오지 않을 수 있습니다.

왜 문제인가?

- GOS의 작동에 대한 어떠한 언급이나 설명도 없었다는 것이 가장 큰 문제점으로 꼽히고 있습니다.

- 또한 긱벤치 벤치마킹을 하여 성능 점검을 할 때 GOS가 작동된 성능이 아닌 원래 기기의 성능이 나오기 때문에

  구매자들의 의문이 커질 수밖에 없는 상황입니다.

발열의 원인?

- 발열 원인 중 하나로 지목되고 있는 것이 퀄컴이 개발한 AP(중앙 처리장치)인 스냅드래곤8입니다.

- 퀄컴은 40%에 육박하는 세계 AP 시장 점유율을 가지고 있는 미국 회사로

  반도체 시장에서 엄청난 영향력을 보여주고 있는 회사입니다.

퀄컴의 새로운 파트너 TSMC?  

- 이번에 퀄컴은 TSMC에게 스냅드래곤8 Gen plus를 맡겼습니다.

- 우리나라에서 이슈가 되고 있는 이유는 이 전작 스냅드래곤8 Gen을 삼성이 맡았었기 때문입니다.

- 많은 사람들이 퀄컴이 파운드리 업체의 제조 역량을 비교하기 위해 이번에는 TSMC에게 맡겼다고 생각하고 있습니다.

발열은 누구의 문제인가?

- 만약 TSMC에서 발열 이슈를 해결한다면 삼성 파운드리의 역량의 문제가 되는 것이고,

  TSMC에서도 발열 이슈를 해결하지 못한다면 설계를 맡은 퀄컴의 문제가 되는 것입니다.

- 따라서 조만간 나올 스냅드래곤8 Gen plus에 반도체 시장의 시선이 집중되고 있다.

GOS에 대한 삼성의 입장

- 사용자들은 다른 방법으로 우회를 하여 GOS 기능을 끄고 사용하고 있었지만

  최근 업데이트로 인해 우회로가 막혀 엄청난 불만이 쏟아져 나왔습니다.

- 이에 따라 삼성은 GOS를 on/off 방식으로 바꾸겠다는 입장입니다.

- MBIST -

- 반도체 기술이 발전할수록 chip의 memory와 logic의 수가 증가하고 있습니다.  

  → 이로 인해 memory test를 진행하는 데 있어서 많은 시간과 비용이 들어가게 됩니다.

  → 이러한 문제를 해결하기 위해 내장 test 방법인 BIST를 사용합니다.

  → 그중 memory를 test 하는 것이 MBIST입니다.

MBIST(Memory Built-In Self-Test)?

- Built-in이라는 단어를 보면 유추할 수 있듯 chip 내부에 memory를 test 하기 위한 test logic을 삽입하는 방법으로

 현재 할 수 있는 memory test 방법 중 가장 효율이 높은 방법입니다.

MBIST 장점

- 실제 동작 속도와 같은 속도의 clock으로 test 할 수 있습니다.

- 외부 장치를 이용한 test 보다 비용이 저렴합니다.

- Test 시간을 줄일 수 있습니다.

- Memory를 병렬로 test 할 수 있습니다.

- 필드 (실제 chip을 사용하는 곳)에서도 사용이 가능합니다.

MBIST logic 구성 요소

- Test pattern을 생성할 수 있는 logic

- Test pattern의 input에 대한 결과와 결함이 없을 경우 나와야 하는 결과가 일치하는지 판단하는 logic

  → 즉, memory의 결함 여부를 스스로 판단할 수 있는 기능이 있어야 합니다.

Test Controller

- MBIST 검사를 제어하는 logic

Pattern Generator

- Test 모드일 때, MBIST 검사에 사용할 test pattern

Comparator

- Test를 위해 나온 output(read data)과 결함이 없을 경우 나오는 output(golden data)이 같은 지 확인하는 logic

CUT (Circuit under test)

- Test 중인 memory

Generator

-  pattern generator는 두 가지로 구성됩니다.

• Address generator : Test 할 memory의 address를 지정해 줍니다.
• Data generator : 0과 1로 이루어진 test pattern을 만들어 줍니다.

- BIRA & BISR -

- BIST가 결함 여부만을 알려주었다면 결함을 고칠 수 있는지에 대한 여부와

  실제로 해당 cell을 고쳐주는 BIRA, BISR가 있습니다.

Memory를 고쳐서 사용하는 이유?

- 몇 개의 cell 때문에 memory를 버리게 되면 비용적인 문제가 발생하기 때문입니다.

BIRA(Built-In Redundancy Analysis)?

- BIST에서 얻은 결함 정보를 통해 다음을 판단합니다.

  → Redundancy cell로 교체가 가능한지

  → 고장 난 cell의 address가 어딘지

  → 교체가 가능하다면 어떻게 Redundancy cell을 배치할 것인지

Redundancy cell : 직역하면 여분 cell로, memory를 고칠 수 있게 내장되어 있는 여분의 cell

BISR(Built-In Self-Repair)?

- BIRA를 통해 얻은 재배치 정보를 이용하여 고장 난 cell을 Redundancy cell로 대체 하는 것.

  → Built-In Self-Repair결함 정보를 OTP(One Time Programing)에 저장한 후

      전원이 켜지면 OTP가 고장 난 cell을 수리합니다.

- Back End Flow -

Back End Flow는 Layout Flow라고도 합니다.

Floorplan

- Layout 이전에 cell, memory 등의 위치를 설정하는 단계입니다.

  → Port의 위치, route, timing 등을 고려하여 배치해야 합니다.

  → Hierarchys, block의 위치 등도 고려하여 배치해야 합니다.

- Floorplan이 제대로 이루어 지지 않으면 chip의 면적, 전력, IC 비용 증가 등의

  문제가 발생할 수 있기 때문에 가장 중요한 단계입니다.

Place

- Floorpanning이 끝난 후 DRC 및 Error를 확인하는 단계입니다.

  → Place에서 Standard cell을 배치하고, power를 연결시켜줍니다.

  → Routing이 가능하도록 area를 최적화하고 cell의 density를 최소화해야 합니다.

- Placement는 timing, congetion, power 기준에 따라 결정됩니다.

- Placement는 routing이 가능한지 결정합니다.

Standard cell : IC 설계 시 속도를 높이기 위해 미리 만들어 놓은 논리소자

CTS

- PnR 에서 가장 중요한 단계로 clock을 분배하고 부하를 분산 시키기 위한 단계입니다.

  → Skew를 최대한 줄이기 위해 buffer, latch 등을 이용합니다.

      → 길이가 다른 path들에 delay를 줘서 path들의 길이를 서로 맞춰주거나,

          buffer를 이용하여 clock 공급 path 나눠줌으로써 부하를 줄여줍니다.

Route

- 금속 layer를 사용하여 신호 핀 간의 물리적 연결을 routing 이라고 합니다.

  → Cts와 place가 완료된 cell들을 wire로 연결하는 단계입니다.

via : Layer를 이어주는 구멍

Sign off

- Layout이 설계된 대로 동작하는지 확인하기 위한 검사 단계입니다.

  → LVS : Layout vs Schematic

  → DRC : 반도체 제조 공정에 따른 Layout의 조건 충족 여부를 검사

Timing closure

- Timing이 지정한 조건에 맞도록 설정해 주는 프로세스입니다.

synthesis ?

- Synthesis : 합성

- RTL(VHDL, Verilog source)을 gate level의 netlist로 변환하는 단계입니다.

  → 비교적 간단한 RTL 설계를 power, timing과 같은 constraint를 고려하여

      gate로 이루어진 netlist로 바꿔주는 중요한 작업입니다.

synthesis를 하는 이유?

1. Gate Level Netlist 얻기 위해

    → Verilog와 같이 글로 설계되어 있는 RTL을 실제 사용하는 gate를 이용하여

        gate level netlist로 변환해야 실제 chip 구현(layout)이 가능하기 때문입니다.

2. DFT logic 삽입

    → chip을 test 할 때 외부 test 장치를 사용하면 비용이 많이 들게됩니다. 

        → 따라서 비용 절감을 위해 비교적 느린 속도로 logic을 test 해야 합니다.

        → 내부에 test logic을 넣어 비교적 싸고 빠르게 test 할 수 있습니다.

synthesis flow

- synthesis flow는 크게 6가지 단계로 나눌 수 있습니다.

Load lib

- logic을 구성하는 데에 있어 필요한 standard cell, memory, IP 등의 정보가 담겨있는 library를 불러오는 단계입니다.

  → 예를 들어 AND gate를 사용해야 할 때 사용할 AND gate의 size, in/output의 개수 등의 정보가 필요합니다.

  → 하지만 RTL 에서는 logic의 connect 정보와 같이 비교적 간단한 정보만이 기술되어 있기 때문에

      해당 정보가 기술되어 있는 library를 불러오는 단계가 필요합니다.

Set constraint

- clock, timing, power의 정보와 같은 block의 constraint를 setting 해주는 단계입니다.

  → 글로 작성되어 있는 RTL code를 layout을 위해 gate 단위로 바꾸는 것이기 때문에

      register, net 등의 delay나 power에 대해 setting이 필요합니다.

  → 예를 들어 어떤 memory가 사용될 때 이 memory가 '어떤 clock을 사용하는지' '어느 정도의 power가 필요한지' 등을

      setting 해주는 단계입니다.

Load RTL

- RTL(verilog, hdl) code를 불러오는 단계입니다.

Translate

- Gate level로 변환하는 단계입니다.

  → RTL code를 읽어온 후 바로 합성을 진행하는 것이 아닌 

      gate의 정보나 종류 등을 고려하지 않고 gate level로 변환합니다.

  → ‘어떻게 연결되어 있는지’ ‘어떤 port가 연결되어 있는지’ 등을 광범위하게 확인하기 위함입니다.

  → 실수를 줄이고 정확하고 정교한 합성을 하기 위한 단계입니다.

Optimize

- Logic을 최대한 간단하게 만드는 단계입니다.

  → synthesis를 진행하다 보면 function 적으로 필요 없거나 간단하게 나타낼 수 있는 부분이 존재합니다.

  → 원래도 복잡한 반도체 logic을 필요 이상으로 복잡하게 구성할 필요가 없기 때문에 Optimize 단계를 꼭 거쳐야합니다.

Mapping

- 제조 공정 제약에 맞게 logic(gate, memory 등)을 place 하는 단계입니다.

  → 삼성, TSMC와 같이 반도체 제조 업체의 공정에 맞게 구성하여야 합니다.

  → 예를 들어 OR gate를 사용할 때 어떤 공정은 정사각형 모양을 사용할 수도 있고

      어떤 공정은 동그라미 모양을 사용할 수도 있습니다.

      따라서 공정 제약에 맞는 library와 place가 필요합니다.

Check the report

- 합성이 잘 진행되었는지 확인하는 단계이다.

  → congestion과 timing 확인

  → memory, cell, IP 등이 각각 block 내에서 차지하는 area는 어느 정도인지

  → power 소모량은 얼마나 되는지 등을 확인할 수 있습니다.

synthesis의 종류

- 최근에는 공정이 복잡해짐에 따라 layout까지 고려하여 (gate들의 배치, net delay 등등..)

   synthesis를 진행하는 경우도 있습니다.

   → synthesis 방법에 따라 physical library도 필요한 경우가 있습니다.

•  DC : pysical적인 wire만 고려하여 synthesis 진행
•  ZWLM : wire의 delay가 0이라고 가정하고 synthesis 진행
•  DCT : 가상의 배치를 통해 synthesis 진행
•  DCG : 실제적인 배치를 고려하여 synthesis 진행 

synthesis를 할 때 사용되는 대표적인 tool

- Synopsys의 Design compiler

- Cadence의 RTL Compiler

- Simens의 EDA

synthesis flow 정리

synthesis input (synthesis 진행 시 필요한 정보(파일))

- RTL code

- Libraries

- Constraints (UPF (power 정보), SDC (clock 정보))

- etc ..

synthesis output

(synthesis 완료 시 얻는 정보)

- Gate Level Netlist

- Timing report, Area report

- UPF

- SDC

- etc ..

synthesis report

- congestion report

- timing report

- power report

- area report

- etc ..

- Front-End Flow -

- ASIC design flow는 DFT를 담당하는 Front End와 Layout을 하는 Back End가 있습니다. 

  그중 Front End Flow에서는 test logic을 삽입하고 회로 검증을 진행합니다.

synthesis 

- Gate-Level (buffer, latch, and gate 등)로 바꿔주는 단계입니다.

- 처음 팹리스 업체에서의 chip 설계는 verilog와 같은 RTL(Register-Transfer Level) code로 이루어져 있지만

  chip을 만들기 위해서는 Layout이 가능한 Gate-Level netlist로 바꿔줘야 합니다.

  (글로 설계되어 있는 logic을 실제 회로의 모양으로 바꿔주는 단계입니다.)

- Synthesis 중 중요한 점은 최대한 회로를 간단하게 표현하는 optimization과

  파운드리 공정에 맞는 library로 mapping 시킨다는 점입니다.

* gate-level netlist : gate로 표현 된 netlist 

* library : 해당 공정에서 정해 놓은 소자들의 모양이 있는데, 그것들을 모아 놓은 것.

  (예를 들어, and gate는 네모 모양의 3개의 input이 있는 and gate는 A and gate를 써라 등등..) 

* mapping : 회로에 있는 소자와 library에 있는 모양을 연결시켜주는 것

Rule check 

- Synthesis 이후, 설계된 회로에 기능적인 결함이 없는지 확인하는 단계입니다.

- Logic의 rule을 check하는 LDRC, power issue를 check하는 LPRC가 있습니다.

• LDRC : floating net, tie 등 회로가 동작하는 데에 있어 문제가 발생할 수 있는 부분이 있는지 확인하는 단계입니다.
• LPRC : power가 정해진 조건에 맞게 공급되고 있는지 확인하는 단계입니다.

DFT 

- Chip을 만든 후 chip 전체를 외부 장치를 이용하여 test 하려면 많은 비용과 시간이 필요합니다.

  → 따라서 logic 내부에 logic을 test 할 수 있는 DFT logic를 넣게 되면 비교적 적은 비용과 시간으로 test 할 수 있습니다.

- DFT에는 Memory를 test 할 수 있는 MBIST, logic을 test 할 수 있는 SCAN(LMIBST)이 있습니다.

Verification

- Synthesis 이후 또는 DFT logic 삽입 후 회로가 function 적으로 문제가 없는지 test 하는 단계입니다.

Power analysis 

- Logic을 test 하는 것에 있어서 가장 중요한 것은 최상의 조건이 아닌 최악의 조건으로 test 하는 것입니다.

- chip이 만들어진 후 어떤 조건에서도 목적에 맞게 동작이 되어야 하기 때문에

  최악의 조건에서도 동작할 수 있도록 test 하는 것입니다. 

- Power analysis는 여러 가지 조건에서의 power 소모량을 분석하는 단계입니다.

LEC

- Synthesis 이후 RTL netlist와 gate level netlist가  function 적으로 달라진 것이 있는지 확인하는 단계입니다.

- 또한 DFT 단계를 거치면서 test logic이 추가됐기 때문에 logic이 달라지게 됩니다.

  → 하지만 test logic은 function 적인 부분에서 영향을 끼치면 안됩니다.

      따라서 test logic을 넣기 전과 후를 비교하여 function 적으로 달라진 것이 있는지 test 해야 합니다.

GLS

- Memory와 logic을 simulation을 하는 단계입니다.

  → Input에 test pattern을 넣어 output을 추출합니다.

  → Test pattern을 이용한 output의 결괏값과 실제 동작 결괏값(golden output)이 같은 지 비교합니다.

STA 

- Clock이 register나 net 등을 거치게 되면 delay가 발생합니다.

- 이러한 delay 때문에 violation이 발생하는지 확인하는 단계입니다.

- 자동차 대기 기간과 반도체 -

 요즘 신차 출고하는데 적게는 6개월에서 많게는 18개월이라는 대기 기간을 기다려야 합니다.

왜 자동차 대기 기간이 이렇게 길어진 것인지 알아보았습니다.

코로나19로 인한 자동차 반도체 주문 감소

- 코로나19와 자동차 판매량

  → 코로나 초반 자동차 판매율이 엄청나게 감소했습니다.

  → 때문에 자동차 업체들은 이듬해 자동차 반도체 주문을 줄이게 됩니다.

  → 그러나 점차 코로나에서 익숙해지고, 사람들의 보복심리 등으로 인하여 자동차 주문량이 회복되게 됩니다.

  → 하지만 이미 판매량 감소를 예상하고 반도체 주문을 줄인 자동차 업체의 입장으로서는 당장 차량을 만들기 위한 반도체가 부족할 수밖에 없는 것입니다.

반도체 공장의 자동차 생산량 감소

- 코로나19와 자동차 반도체 생산량

  → 위와 같은 이유로 반도체 공장에는 차량용 반도체 생산량이 감소했습니다.

  → 차량용 반도체 생산이 감소한 만큼 공장에서는 다른 전자기기나 IT 반도체로 생산을 집중하게 됩니다.

  → 하지만 예상과 달리 자동차 와 자동차 반도체 주문량이 금방 회복되게 되고,

      결국 공급량이 수요량을 따라가지 못하게 됩니다.

  → IT나 전자기기 반도체가 계속 호황일 뿐만 아니라 자동차 반도체보다 단가도 높고 리콜 등의 위험성이 낮기 때문에

      반도체 공장의 입장으로서는 굳이 지금 만들고 있는 다른 반도체를 줄이고 차량용 반도체를 만들 이유가 없게 됩니다.

  → 또한 차량용 반도체 고장 증설의 매우 높은 진입 장벽 때문에 공장의 증설도 적극적이지 않을 수밖에 없는 것입니다.

ECU

- 국내 자동차 예상 대기 기간 내용에는 대부분 ECU 부족으로 인한 대기 기간이라고 기재되어 있습니다.

- ECU(Electronic Control Unit)란 자동차용 컴퓨터로 사람의 뇌에 해당합니다.

- ECU는 안전, 경고, 주행 등 모든 자동차의 전자 시스템을 제어하는 역할을 합니다.

악재

-  텍사스 한파나 일본의 지진 등과 같이 반도체 공장을 강제로 중단하게 되는 악재도 겹치게 됩니다.

앞으로는?

- 미국의 바이든 대통령은 부임 직후 각 반도체 대기업들과 함께 회의를 하기도 했습니다.

- 그만큼 반도체 대란 해결을 위해 전 세계적으로 노력 중이라고 할 수 있습니다.

- 우리나라에서는 삼성과 현대자동차가 협력하여

  반도체의 수입 의존도를 줄이기 위하여 반도체 생산 국내화를 추진 중에 있습니다.

- 새로운 공장을 증설하여도 2년이라는 시간이 걸리기 때문에 단기간 내에 해결은 불가능하지만,

  각 나라와 기업들의 노력이 있기에 점차 해결될 것입니다.

- 반도체 8대 공정 -

웨이퍼 제조

- 실리콘으로 만들어진 원형 판을 웨이퍼라고 합니다.

  → 실리콘 용액을 가공하여 실리콘 원통을 만듭니다.

  → 이 원통을 얇게 잘라내면 여러 장의 원형 판이 만들어집니다.

  → 이 원형 판을 웨이퍼라고 합니다.

산화 공정

- 웨이퍼 표면을 산화시켜주는 단계입니다.

  → 웨이퍼 표면에 산소, 수증기를 뿌려 산화 막을 형성 시켜 줍니다.

  → 산화 막은 반도체 제조과정에서 웨이퍼 표면을 보호하고 회로 사이의 누설전류가 흐르는 것을 방지하는 역할을 합니다.

포토 공정

- 회로를 그려주는 단계입니다.

  → 회로 패턴이 담긴 마스크를 웨이퍼에 찍어내기 위해 산화막 위에 빛에 반응하는 물질을 도포합니다.

      (목판인쇄술을 생각하시면 됩니다. 목판 : 마스크, 인쇄물 : 웨이퍼)

  → 그 후 마스크에 빛을 통과시키면 웨이퍼 표면에 회로가 새겨지게 됩니다.

  → 사진을 현상하듯 현상액을 뿌려 회로를 그려줍니다.

- 매체에서 자주 접하는 반도체 용어 -

팹리스

- 팹리스란 반도체를 직접 만들지 않고 설계만 하는 회사를 의미합니다.

- 우리가 흔히 아는 Intel, NVIDIA, 삼성 등이 대표적인 팹리스 회사입니다.

파운드리

- 파운드리는 팹리스와 반대로 설계는 하지 않고 위탁 생산만 하는 회사를 의미합니다.

- 또한, 삼성과 같이 설계와 생산을 모두 하는 IDM(종합 반도체 회사)도 파운드리에 포함됩니다.

- 세계에서 가장 큰 대만의 TSMC, 우리나라의 삼성, 미국의 Global Foundry 등이 대표적인 파운드리 회사입니다.

디자인 하우스

- 팹리스와 파운드리를 연결시켜주는 것이 디자인 하우스입니다.

- 팹리스에서 설계한 코드를 각 파운드리 공정에 맞는 Layout으로 만들어 줍니다. 

- 처음 설계보다 효율적인 Layout으로 수정하기도 합니다.

- 대부분의 디자인 하우스 회사는 팹리스가 아닌 파운드리 회사와 협력 관계를 가지고 있습니다.

  → 팹리스에서 파운드리 회사에 위탁 생산을 요청합니다.

  → 다시 파운드리 회사는 디자인 하우스에 설계 최적화 및 검증을 의뢰합니다.

  → 이후 다시 파운드리 회사의 공장으로 보내지는 구조를 가지고 있습니다.

반도체 기술력

- '3나노 공정, 5나노 기반 반도체 개발' '반도체 기술 경쟁력' 등의 기사에 나오는 ‘나노’는 길이의 단위입니다.

- x나노 공정이란, 회로를 그릴 때 소자와 소자를 연결하는 선이 필요한데, 이 선들 간의 간격을 의미합니다.

- 한마디로 ‘얼마나 더 작게 만들 수 있나?’가 반도체 회사의 기술력을 나타냅니다.

- 선들 간의 간격이 좁아지면 당연히 chip을 작게 만들 수 있습니다.

- 하지만 간격이 좁아짐에 따라 열이 발생하게 됩니다. 이로 인해 고장이나 오작동 등과 같은 문제가 발생합니다.

- 따라서 chip을 작게 만들면서 이러한 문제들이 발생하지 않게 하는 것이 반도체 기술력이라고 할 수 있습니다. 

※ 1nm = 10억 분의 1M

수율(양품율)

- 전체 웨이퍼 중 완성된 양품 웨이퍼의 비율이나 한 웨이퍼에 있는 chip 중 양품 chip의 비율을 의미합니다.

- 쉽게 말해 공장에서 어떤 물건을 대량으로 만들 때, 흠집이나 깨짐 등이 없는 합격품의 비율을 수율이라고 합니다.

AP

- 컴퓨터의 CPU처럼 스마트폰이나 태블릿에서의 뇌의 역할을 하는 것이 AP입니다.

- AP 내부에는

  → CPU나 연산을 담당하는 NPU,

  → 그래픽을 담당하는 DISP, DDI,

  → 통신을 담당하는 interface 등이 있습니다.

메모리

일상생활에서도 많이 쓰이는 메모리는 기억장치를 의미합니다.

<비휘발성 메모리>

- ROM : 전원이 꺼져도 저장된 정보는 지워지지 않는 메모리입니다.

- Mask ROM :가장 대표적인 memory로, 데이터를 한 번 저장해두고 쓰거나 지우는 것이 불가능합니다.

- EPROM : 저장된 데이터를 지우고 쓰는 것이 가능한 ROM으로, 데이터를 지우는 방법에 따라 2가지로 나뉩니다.

- EEPROM : 전압을 이용하여 데이터를 지우는 ROM

- UVEPROM : 자외선을 이용하여 데이터를 지우는 ROM

- Flash memory : 위의 PROM보다 더 빠르게 지우고 쓰기가 가능한 memory입니다.

- OTP : 딱 1번 수정 가능한 ROM

<휘발성 메모리>

- RAM : 전원이 꺼지면 저장된 정보도 지워지는 메모리입니다. 

- DRAM : 삼성을 대표하는 RAM으로, SRAM보다 속도는 느리지만 큰 용량을 가지고 있습니다.

- SRAM : DRAM보다는 용량이 작지만 빠른 속도를 가지고 있습니다.

- SDRAM : 삼성에서 개발한 빠른 속도를 지원하는 RAM

- DDR SDRAM : SDRAM 보다 2배 빠른 속도를 지원하는 RAM으로

                         2020년에는 sk하이닉스가 DDR5 SDRAM을 개발했습니다.