Back End Flow 란? (what is back end flow in vlsi?)

- Back End Flow -

 

Back End Flow는 Layout Flow라고도 합니다.

BE flow

 

 

 

Floorplan

 

- Layout 이전에 cell, memory 등의 위치를 설정하는 단계입니다.

  → Port의 위치, route, timing 등을 고려하여 배치해야 합니다.

  → Hierarchys, block의 위치 등도 고려하여 배치해야 합니다.

- Floorplan이 제대로 이루어 지지 않으면 chip의 면적, 전력, IC 비용 증가 등의

  문제가 발생할 수 있기 때문에 가장 중요한 단계입니다.

 

 

 

Place

 

- Floorpanning이 끝난 후 DRC 및 Error를 확인하는 단계입니다.

  → Place에서 Standard cell을 배치하고, power를 연결시켜줍니다.

  → Routing이 가능하도록 area를 최적화하고 cell의 density를 최소화해야 합니다.

- Placement는 timing, congetion, power 기준에 따라 결정됩니다.

- Placement는 routing이 가능한지 결정합니다.

 

Standard cell : IC 설계 시 속도를 높이기 위해 미리 만들어 놓은 논리소자

 

 

 

CTS

 

- PnR 에서 가장 중요한 단계로 clock을 분배하고 부하를 분산 시키기 위한 단계입니다.

  → Skew를 최대한 줄이기 위해 buffer, latch 등을 이용합니다.

      → 길이가 다른 path들에 delay를 줘서 path들의 길이를 서로 맞춰주거나,

          buffer를 이용하여 clock 공급 path 나눠줌으로써 부하를 줄여줍니다.

 

 

 

Route

 

- 금속 layer를 사용하여 신호 핀 간의 물리적 연결을 routing 이라고 합니다.

  → Cts와 place가 완료된 cell들을 wire로 연결하는 단계입니다.

 

via : Layer를 이어주는 구멍

 

 

 

Sign off

 

- Layout이 설계된 대로 동작하는지 확인하기 위한 검사 단계입니다.

  → LVS : Layout vs Schematic

  → DRC : 반도체 제조 공정에 따른 Layout의 조건 충족 여부를 검사

 

 

 

Timing closure

 

- Timing이 지정한 조건에 맞도록 설정해 주는 프로세스입니다.